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REFCLK
601
GPIO
(Output)
603
High Impedance
602
GPIO
(Input)
604
Valid
605
Figure 27. GPIO Timing
2.5.12
EE Signals
Table 29. EE Pin Timing
Number
65
66
Characteristics
EE0 (input)
EE1 (output)
Type
Asynchronous
Synchronous to Core clock
Min
4 core clock periods
1 core clock period
Notes:
1.
2.
The core clock is the SC140 core clock. The ratio between the core clock and CLKOUT is configured during power-on-reset.
Refer to Table 1-4 on page 1-6 for details on EE pin functionality.
Figure 28 shows the signal behavior of the EE pins.
65
EE0 in
66
EE1 out
Figure 28. EE Pin Timing
2.5.13
JTAG Signals
Table 30. JTAG Timing
All
No.
Characteristics
frequencies
Min
Max
Unit
700
701
TCK frequency of operation (1/(T C × 4); maximum 25 MHz)
TCK cycle time
0.0
40.0
25
—
MHz
ns
702
TCK clock pulse width measured at V M = 1.6 V
? High
? Low
20.0
16.0
—
—
ns
ns
703
TCK rise and fall times
0.0
3.0
ns
MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 16
Freescale Semiconductor
37
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